イーサネットの物理層（8）MIIのデータインターフェイス/管理インターフェイス

オリジナルの MII は、データインタフェースと管理インタフェースの2つのインタフェースで構成される。データインタフェースは、更に送信用と受信用の2つの独立したチャンネルに分かれる。各チャンネルにはそれぞれ独自のデータ、クロックと制御信号がある。送信用(MAC→PHY)には7本の信号線、受信用(PHY→MAC)には9本の信号線がある。合計16本と信号線が多いインタフェースだ。

管理インタフェースは、1本の双方向データ(MDIO)と1本のクロック(MDC)で構成される。こちらは信号線が2本とシンプルだ。管理インタフェースは、イーサネットの拡張に伴い機能拡張しているが、基本形は変わらず現在も使用されている。MII は IEEE802.3u で規定されている。

図1 は、イーサネット回路モデルで、第2層の MAC と第1層の PHY 間は MII で接続される。図2 は、スイッチ(ブリッジ)の回路モデルだ。MII のデータインタフェースは、MAC と PHY 間を1対1で接続し、管理インタフェースは最大32個の PHY を一つの MAC 配下に接続することができる。この構成は一見良さそうに見えるが、32ポートスイッチでは MAC と PHY の間に512本のデータインタフェース配線が必要になる。プリント基板のレイアウトはかなり面倒だ。

データインタフェース

MII データインタフェースには、送信用と受信用にクロックと4ビット幅データバスがある。送信用と受信用クロックは、リンク速度が 100Mbps では 25MHz 、10Mbps では 2.5MHz のクロックが PHY から MAC に供給される。PHY がリンク速度に応じたクロックを供給することで、MAC はリンク速度を意識せずに動作することができる。リンク速度とクロックの関係は次のようなっている。

• 10Mbps :2.5MHz×4bit=10Mbps
• 100Mbps :25MHz×4bit=100Mbps

MII データインタフェースには、データバスとクロック以外に幾つかの制御信号がある。詳細は、表1/表2 をご覧いただきたい。受信データは受信クロックの立ち上がりで取り込み、送信データは送信クロックの立ち上がりクロックで駆動される。図3 は、MII データインタフェースのタイミング例だ。設計時は半導体のマニュアルを参照いただきたい。

管理インタフェース

管理インタフェース(MDIO:Management Data Input/Output)シリアルバスは、MACとPHYの間で管理情報を転送する MII のサブセットインタフェースで、2本の信号線で構成される(表3)。双方向データバスの MDIO とデータ同期クロック MDC だ。ライト時は MDC 立ち上がりで変化し、リード時は MDC の立ち上がりで読み込む。MDC の最高周波数は 2.5MHz になる。2.5MHz は、 MDIO の1ビット幅が 400ナノ秒以上に決まっているためだ。しかし、最近は高速化が進み MDC が 25MHz の製品も流通している。

管理インタフェースは、32個の PHY デバイスの最大32個のレジスタにアクセスできる。このレジスタは、リンク状態、通信速度やオートネゴシエーションの起動などの機能がある。図4 は管理インタフェースの基本フォーマットで、図5 はリード動作例、図6 はライト動作例だ。

図7 と図8 は、 TEXAS INSTRUMENTS 社の DP83848 の例だ。実際の設計時は最新の半導体マニュアルを参照いただきたい。MII 以外のインタフェース追加や 1Gbps/10Gbps などの高速インタフェースの追加に伴い常に変化しているためだ。