イーサネットの物理層（10）xMII RGMII / SGMII

投稿日 2023年12月25日
著者岩崎有平
カテゴリー 2-6.イーサネットの物理層

RGMII

RGMII( Reduced Gigabit Media-Independent Interface )は、 GMII の PHY/MAC 間接続の信号線を削減するために作られた規格だ。信号線の総数は24本から半分の12本に削減されている。構造は MII/GMII と変わらず、データインタフェースと管理インタフェースの2つのインタフェースで構成される。データインタフェースは、更に送信用と受信用の2つの独立したチャンネルに分かれる。管理インタフェースはオリジナルの MII と全く同じだ。RGMII は、BROADCOM、Hewlett-Packard、 MARVEL の3社で技術仕様書を発表しているが、IEEE の規格にはなっていない。

図1 は GMII と RGMII の比較表だ。GMII と RGMII の違いは、送受信データバスを MII と同じ4 ビットに減らしたことだ。10/100Mbps では MII と変わらず、4ビットデータをクロックの立ち上がりで送受信する。1000Mbps ではデータバス幅は 1/2 になったが、クロックの立上りと立下りの両エッジで送受信を行うことでクロックを実質2倍に高速化している。データバス幅は 1/2 になったが、クロックが2倍にすることで GMII と同転送速度を実現している。クロックの立上りと立下りの両エッジを使い方式を DDR(Double Data Rate)と呼ぶ。

図2 は GMII と RGMII のクロックとデータとのタイミング例だ。GMII は 125MHz クロックの立上りでデータを駆動するため、1サイクルは 8ナノ秒になる。クロックの立上りがデータの中央であれば、セットアップ時間とホールド時間はいずれも 4ナノ秒を確保できる。GMII/RGMII の半導体に必要なセットアップ時間とホールド時間は 1~2ナノ秒であることを考えると、実現できる範囲だ。 RGMII はクロックの両エッジを使用するため、1サイクルは半分の僅か 4ナノ秒になる。クロックの変化がデータの中央であっても、セットアップ時間とホールド時間は 2ナノ秒になり、半導体に必要な時間とほぼ一致する。例えば Texas Instruments 社の RGMII 半導体では、最小セットアップ/ ホールド時間は 1.2ナノ秒になっている。理想的な場所でクロックが変化しても、残されたマージンは僅か 0.8ナノ秒に過ぎない。

RGMII 半導体では、この微妙な時間を調整するため遅延調整ができるようになっている。このような厳しいタイミングを実現するためには、クロックやデータの立上り/立下り時間が問題になる。この時間を短くするため、駆動電圧が低く立上り/立下り時間が短い半導体を順次採用している。例えば、 RGMII Version1.3 では 2.5V CMOS、RGMII Version2 では 1.5V HSTL を採用している。

SGMII

SGMII( Serial Gigabit Media-Independent Interface )は、MII と同様 MAC と PHY 間接続のインタフェース規格だ。本来は 1000Mbps 用だが、10/100Mbps にも適用できる。基本構造は MII と変わらず、データインタフェースと管理インタフェースの2つのインタフェースで構成される。データインタフェース構造は MII とは異なり 1ビット単位のシリアル伝送で、データ送信用差動信号(TX+ /TX-)データ受信用差動信号(RX+/RX-)、送信データ用差動クロック(TXCLK+/TXCLK-)と受信用差動クロック(RXCLK+/RXCLK-)の8本で構成される(表1/2)。データ送受信用クロックは、何れも 625MHz 固定でクロックの両エッジ(立上り/立下り)で同期をとる DDR 方式だ。実質的なクロックは 1.25GHz になる。

信号名	機能	概要	信号方向
TX+	送信データ	送信データ(差動信号+)	MAC to PHY
TX-	送信データ	送信データ(差動信号ー)	MAC to PHY
RX+	受信データ	送信データ(差動信号+)	PHY to MAC
RX-	受信データ	送信データ(差動信号ー)	PHY to MAC

表1 SGMII データインタフェース(送受信データ)

信号名	機能	概要	信号方向
TXCLK+	送信クロック	送信クロック(差動信号+)	MAC to PHY
TXCLK-	送信クロック	送信クロック(差動信号ー)	MAC to PHY
RXCLK+	受信クロック	受信クロック(差動信号+)	PHY to MAC
RXCLK-	受信クロック	受信クロック(差動信号ー)	PHY to MAC

表2 SGMII データインタフェース(送受信クロック)

送受信データは、SerDes と呼ばれる 8B/10B 変換(8ビットを10ビットに変換)を行うため、データ量は 1.25倍になる。データ量が 1.25倍に増えているが、実質クロックが 1.25GHz であるため 1000Mbps の性能を実現することができる。10/100Mbps では、データをそれぞれ 100/10 回複製することで互換性を取っている。SGMII の MAC/PHY 間接続は図3 で、MII や GMII と同じ構成になる。管理インタフェース(MDIO/MDC)に変更はない。

SGMII は、元々 Cisco 社の独自規格だが、様々なベンダーが SGMII に対応し事実上の業界標準になっている。Cisco 社は「Serial-GMII Specification」として仕様を公開し、これに関連する権利を放棄している。SGMII は IEEE の規格にはなっていない。

SerDes とは?

SerDes(サーデス)は、Serializer と De-serializer の合成語だ。 Serializer はパラレルデータ入力を 1本のシリアルデータに変換する「パラシリ」変換で、 De-serializer はシリアルデータを元のパラレルデータに戻す「シリパラ」変換だ。この技術はイーサネット特有の技術ではなく、PCI Express や USB 等で広く使われている汎用技術だ。信号線を削減しノイズ低減やコスト削減に有効だ。動作イメージは図4 を参照いただきたい。